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ラム

RAM チップはバイポーラトランジスタと MIS トランジスタで構築されています。最初のメモリ要素は最も単純なトリガーであり、XNUMX 番目のメモリ要素は、要素の単一の状態に対応する電圧に充電されたトリガーまたはコンデンサです。バイポーラトリガーマイクロ回路は非常に高速であり、MIS マイクロ回路はより大きなメモリ容量を備えています。さらに、MIS マイクロ回路は消費エネルギーを大幅に削減します。

トリガ RAM の代表例はパラレルレジスタです。 14 ビットの情報が保存され、すべてのコンポーネントは XNUMX ピンを備えた XNUMX つのハウジングに収まり、XNUMX つのメモリ要素のすべての入出力にアクセスできます。低容量の RAM を作成する場合は、個別のレジスタの形式でメモリを構成します。

RAM の容量が増加すると、パッケージ内のピンの数が限られているため、メモリの各要素へのアクセスの問題が発生します。この問題は、アドレスコードデコーダを使用してメモリのアドレスを構成することで解決されます。前述したように、n 個のアドレス入力を持つデコーダは 2 を復号します。ⁿ 州。したがって、16 つの入力を使用すると、10 ～ 1024 個の要素を持つ XNUMX 個のメモリ要素へのアクセスを整理することができます。

アドレス型ストレージデバイスは、メモリ要素のアレイ (アキュムレータ)、アドレスフェッチブロック (アドレスデコーダ)、および制御ブロックの XNUMX つの主要なブロックで構成されます。

64 個の 16 ビットワード (16 ワード x 4 ビット = 64 ビット) のアドレスサンプリング構成を持つ XNUMX ビット RAM の例を使用して、これらのブロックの目的と相互作用を考えてみましょう。

このようなマイクロ回路の条件付き画像と機能図を図1のaに示します。メモリアレイは 16 個の 0 ビットトリガチェーンによって形成されます。信号Ｖ＝０により、設定アドレスＡ１〜Ａ４に対応するチェーンのうちの１つが動作し、その信号がＡＮＤ素子（７〜１０）の入力に供給される。 V-1 信号では、すべての DC 出力が Low になるため、ドライブの出力バスからのすべてのトリガーが無効になります。 V=4 および W=7 の場合、選択されたチェーンは情報信号入力 (D10 ～ D1) を受け取り、エレメント 0 が記録信号を生成します。このモードでは、RAM 入力で情報が変更されると、配列の指定されたワード内の情報が上書きされます。信号 V=0 および W=0 の場合、入力情報はトリガーアレイをバイパスして、マイクロ回路の出力に直接渡されます (デコーダーはどの回路も選択しません)。そして最後に、V=4、W=1のとき、デコーダ、「Record」信号を生成するノード、入力要素ANDの動作が禁止されます。

ストレージデバイス
図。 1

したがって、制御ユニット (XNUMX 個の要素および) は、書き込み、読み取り、エンドツーエンド転送、情報保存の各モードでの RAM の動作を保証します。

出力 AND ゲートはオープンコレクタであるため、複数の RAM チップの Q 出力を一緒に接続できます。この場合、RAMの容量は増加します - 32つのマイクロ回路 - 48ワード、XNUMXつ - XNUMXワードなど。

すべてのマイクロ回路のアドレス制御 A1 ～ A4、情報入力 D1 ～ D4、および出力 Q1 ～ Q4 は共通バスに結合され、動作アレイの選択は入力 V および W の追加デコーダによって実行されます。これが K155RU2 の仕組みです。マイクロ回路が構築されます（図1、b）。

米。 2（クリックで拡大）

256 つのパッケージに数十万ビットの容量を持つ RAM を設計する場合、そのような数の出力を持つデコーダを作成するのは困難です。これらは、各メモリ要素が 2 つのバスに沿ってではなく、256 つのバスに沿って (行と列によって) サンプリングされる行列アキュムレータを構築するときに克服されました。 16 ビットの容量を持つこのような RAM の機能図を図 1 に示します。8 個のセルを選択するには 1 つのアドレス入力が必要です。これらは 0 つの XNUMX つに分割されており、それぞれが XNUMX ポジションのデコーダーを制御します。信号 AXNUMX ～ AXNUMX の任意の組み合わせでは、行バスと列バス上の信号の単位値は XNUMX つのメモリ要素のみになります。この要素のみが、共通バス (チップセレクト CS (チップセレクト)、ビットバス XNUMX、ビットバス XNUMX) を通過する制御信号を認識します。ローカルコントロールユニット (XNUMX つの AND 要素) の論理構造の分析により、次のコンパイルが可能になります。この RAM の動作モードの表。

CS	R / W	機能
0	1	選択したセルに書き込む
0	0	選択したセルから読み取る
1	0	データストレージ
1	1	データストレージ

情報を記録および保存するモードの RAM 出力アンプは第 155 の状態 (高抵抗状態) となり、K2RUXNUMX チップと同様にメモリ量を増やすことができます。

K176RU2 および 1K561RU2 マイクロ回路のピン配置 (このような構造の RAM は CMDP テクノロジに従って作成されます) を図 2 の b に示します。これらを使用する場合、アドレス (A1 ～ A8) および情報入力に関する情報が重要であることに注意してください。記録モードや読み取りモードのように、CS 信号のハイレベルで変更する必要があります。そうしないと、以前に記録された情報が破壊されます。情報の変更は、CS= の開始の少なくとも 0,1 μs 前に実行する必要があります。信号が 0 か、信号終了後 0,5 μs 以内。

ROM

永久記憶では、そこに入力された情報の読み取りのみが許可されます。 ROM には、n ビットアドレスごとに XNUMX つの事前設定された m ビットワードが含まれています。したがって、ROM はアドレスコードをワードコードに変換するコンバータ、つまり n 個の入力と m 個の出力を備えた組み合わせシステムです。

ROM ドライブは通常、相互に垂直なバスのシステムとして実装され、その交点には、対応する水平バスと垂直バスを接続する要素が存在するか (論理 1)、存在しません (論理 0) のいずれかです。ワードは、デコーダを使用して、RAM と同じ方法でサンプリングされます。アンプの出力トランジスタは、オープンコレクタまたはサードステートにすることができます。次に、ストローブ信号 V = 1 でマイクロ回路が出力バスから切断され、ROM マイクロ回路の出力を単純に組み合わせることでメモリを増やすことができます。

現在、シリアル型とパラレル型の両方で、大量の ROM (不揮発性メモリ) が生産されています。この記事では、パラレル ROM についてのみ説明します。²。ワンタイムプログラマブルROM k155re3を考えてみましょう。その情報容量は 256 ビット、構成は 32x8 です。これらの ROM では、メモリ要素は可燃性ジャンパを備えたバイポーラトランジスタです。 0を書き込むべきセルにプログラムする場合、ジャンパを破壊するのに十分な電流パルスがトランジスタに流されます。

紫外線消去付きチップK573RF6ROM、メモリサイズ64Kビット構成8192x8。マイクロサーキットのハウジングには窓があり、紫外線で消去するときに使用されます。消去後、この窓は不透明なフィルムで密閉されます。消去後、すべてのセルは論理的な25つの状態になります。マイクロ回路は、電源電圧が50ボルトのとき、入力-OE電圧が高いときにプログラミングモードで動作します。情報を書き込むには、データバイトをデータ出力に送信する必要があります。アドレス信号とデータ信号はTTLレベルです。アドレスと入力情報が設定されると、TTLレベルで持続時間がXNUMXmsのプログラミングパルスが-CE/PGM入力に適用されます。プログラミングパルスは、書き込まれる情報のバイトごとに与えられます。各セルをプログラミングした後、正しくプログラミングされているかどうかを確認する必要があります。 ROMから読み取られたバイトが書き込まれているバイトに対応していない場合は、このセルのプログラミング手順を繰り返す必要があります。

作者: -=GiG=-, gig@sibmail; 出版物: cxem.net

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