SAMSUNG FLASH メモリーチップ。参照データ

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SAMSUNG FLASH メモリーチップ。参照データ

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この記事では、4 ギガビットフラッシュメモリチップ K9K4G08Q0M-YCB0/YIB0、K9K4G16Q0M- YCBO/YIBO、K9K4G08U0M- YCBO/YIBO、K9K4G16U0M-YCB0/YIB0 について説明します。これらの超小型回路は、民生用、産業用、およびコンピューターデバイスの不揮発性メモリとして使用されます。デジタルビデオや写真のカメラ、ボイスレコーダー、留守番電話では、これらのチップは、ソリッドステートフラッシュドライブの一部として画像と音声のメモリとして使用されます。

フラッシュメモリチップは、供給電圧とアーキテクチャに応じてグループに分けられます (表 1)。表で。図 2 にフラッシュメモリチップのピン配置を示します。

表1

デバイス指定	電源電圧（公称値）	アーキテクチャ	シェルの種類
K9K4G08Q0M-Y	1,70...1,95V(1,8V)	512Mbps×8	TS0P1
K9K4G16Q0M-Y	1,70～1,95V（1,8V）	256Mbps×16	TS0P1
K9K4G08U0M-Y	2,7～3,6V（3,3V）	512Mbps×8	TS0P1
K9K4G16U0M-Y	2,7～3,6V（3,3V）	256Mbps×16	TS0P1

表2

ピン数	ピン配列（チップタイプ）	ピン配置
29-32。 41-44	I/O(0-7) (K9K4G08X0M-Y)	データ入出力。ピンは、読み出し/書き込みサイクル中にセルアドレス、データ、またはコマンドを入出力するために使用されます。チップが選択されていない場合、またはピンが無効になっている場合、ピンはハイインピーダンス状態になります。
26、28、30、32、40、42、44、46、27、29、31、33、41、43、45、47	I/0(0-15) (K9K4G16X0M-Y)
16	CLE	コマンドコミット権限。このピンの信号レベルが高いと、I/O 入力のマルチプレクサがコマンドレジスタの方向に切り替わります。コマンドは、信号 WE のエッジでレジスタに書き込まれます。
17	THE	住所固定許可。この入力の信号レベルが高いと、I/O 入力のマルチプレクサがアドレスレジスタの方向に切り替わります。コマンドのレジスタへのフォールドは、信号 WE のエッジで行われます。
9	CE	チップの選択。入力のローレベルはデータ読み取り操作を許可し、ハイレベルは操作がない場合、マイクロ回路をスタンバイモードにします。書き込み/消去動作中は、この入力のハイレベルは無視されます。
8	RE	読み取り許可。データ転送が I/O バス上でアクティブな場合、入力はシリアルデータ出力を制御します。データは、RE 信号の立ち下がりと正規化されたサンプリング時間の後に有効になります。 RE 信号は、列の内部アドレスカウンタも XNUMX つ増やします。
18	WE	録音許可。入力は、I/O ポートへの書き込みを制御します。コマンド、アドレス、データは WE のエッジでラッチされます
19	WP	ロックを書き込みます。出力は、電源投入時の偶発的な書き込み/消去に対する保護を提供します。 WP ピンがアクティブ LOW の場合、内部プログラミング電圧発生器は無効になります。
7	R / B	フリー/ビジー。 R/B 出力は、チップの状態を示します。 Low レベルは、ランダムアクセスの書き込み、消去、または読み取り動作が進行中であることを示し、これらの動作が完了すると High レベルに設定されます。このオープンドレイン出力は、チップが選択されていない場合、または出力が無効になっている場合、高インピーダンス状態に遷移しません。
38	PRE	電源投入時の読み取り許可。 PRE 出力は、電源投入時に実行される自動読み取り動作を制御します。 PRE ピンが VCC ピンに接続されている場合、パワーオン自動読み取りが有効になります。
12	VCC	供給電圧
13	VSSの	一般

K9K4GXXX0M チップは、4 Mb の予備容量を備えた 128 Gb の容量 (実際の容量は 4 ビット)、最大 429M の書き込み/消去サイクルの信頼性を備えた 185 Mb x 024 または 512 Mb x 8 アーキテクチャを備えています。 256 ビットチップは 16 x 1 ページで構成され、8 ビットチップは 2112 x 8 列で構成されます。すべてのマイクロ回路には、16 ビットマイクロ回路の場合はアドレス 1056 ～ 16 の 128 行、2048 ビットのマイクロ回路の場合はアドレス 2111 ～ 8 の 64 列にスペアビットがあります。メモリセルとI/Oポート間のページ読み取り/書き込み動作中のデータ転送を組織化するために、これらのマイクロ回路には、1024ビットマイクロ回路の場合は1055バイト、16ビットマイクロ回路の場合は2112ワードのサイズのデータレジスタと、レジスタが接続されています。シリーズと適切なサイズの相互キャッシュ。メモリアレイは、異なるページに配置され、NAND 構造によって結合された 8 個の接続されたセルから構築されます。 1056 個の 16I-NOT 構造を組み合わせ、32 ページに配置された 32 個のセルがブロックを構成します。 135168 ビットまたは 2 ビットのブロックの集合がメモリアレイを構成します。

読み取り操作はページごとに実行されますが、消去操作はブロックごとにのみ実行されます。2048 個の個別に消去された 128 KB ps ブロック (8 ビットマイクロ回路の場合)、または 64 Kword ブロック (16 ビットマイクロ回路の場合)。個々のビットを消去することはできません。

マイクロ回路へのページの書き込みは 300 μs で実行され、消去はブロックごとに 2 ms で実行されます (128 ビットマイクロ回路の場合は 8 KB、64 ビットマイクロ回路の場合は 16 K ワード)。 50 バイトのデータは XNUMX ns でページから読み取られます。

マイクロチップにデータを記録して管理するために、必要に応じて内部検証とデータラベリングの操作を繰り返すことを含む、プロセス全体を提供する組み込みコントローラーがあります。 K9K4GXXX0M 超小型回路には、リアルタイムでのエラー訂正と誤ったデータのカリングによる情報検証を提供するシステムがあります。

チップには、8 または 16 のマルチプレックス I/O アドレスがあります。このソリューションにより、関連する出力の数が大幅に削減され、デバイスのサイズを大きくすることなく、その後のデバイスのアップグレードが可能になります。コマンド、アドレス、およびデータは、同じ入出力ピンを介して WE 信号の立ち下がりにより、CE 端子にローレベルで入力されます。入力情報は、WE 信号の立ち上がりエッジでバッファレジスタに書き込まれます。コマンドライトイネーブル (CLE) 信号とアドレスライトイネーブル (ALE) 信号は、同じ I/O ピンを介してコマンドとアドレスをそれぞれ多重化するために使用されます。

表3

操作	HEX コード 1 サイクル目	HEX コード 2 サイクル目
読み物	00	30
読み込んで上書き	00	35
サインを読む	90	-
リセット	FF	-
ページごとに書く	80	10
キャッシュに書き込む	80	15
書き換え	85	10
ブロック消去	60	DO
無料データ入力*	85	-
無料データ出力*	05	E0
読み取りステータス	70	-

※XNUMXページ内で任意のデータの入出力が可能

表で。図３は、マイクロ回路の制御コマンドを示している。表に記載されていないその他の 3 進数 (HEX) コマンドコードの入力への送信は、予測できない結果につながるため、禁止されています。

大量のデータを受信する際の書き込み速度を向上させるために、オンボードコントローラーにはデータをキャッシュレジスタに書き込む機能があります。電源をオンにすると、内蔵コントローラーが自動的にメモリアレイにアクセスし、コマンドやアドレスを入力することなく最初のページからアクセスします。改善されたアーキテクチャとインターフェイスに加えて、コントローラは、外部バッファメモリにアクセスすることなく、XNUMX つのメモリページの内容を別のメモリページにコピー (上書き) する機能を備えています。この場合、時間のかかるシーケンシャルアクセスやデータエントリサイクルがないため、データ転送速度は通常の動作よりも速くなります。

ブロックカリング

K9K4GXXX0M チップのメモリブロックは、明確に読み取ることができない無効なビットが XNUMX つ以上含まれている場合、無効であると定義されます。無効なブロックからの情報は「無効なブロック情報」として扱われます。無効なブロックを含むチップは、静的特性と動的特性に違いはなく、すべての正しいブロックを含むチップと同じ品質レベルを持ちます。無効なブロックは、選択トランジスタによってビットおよび共通電源レールから分離されているため、通常のブロックの動作には影響しません。システムは、アドレスが無効なブロックに対してブロックされるように設計されています。したがって、不正なビットにアクセスすることはまったくありません。

無効なブロックの識別

アドレスが 8 ビットの場合は FFh、16 ビットの場合は FFFFh を持つすべてのマイクロ回路セル (無効なブロックに関する情報が保存されているセルを除く) の内容を消去できます。メモリアレイのスペア領域にある無効ブロックのアドレスは、8 ビットチップの場合は最初のバイト、16 ビットチップの場合は最初のワードによって決まります。メーカーは、無効なセルのアドレスを持つ各ブロックの 1 番目または 2 番目のページのいずれかに、それぞれ FFh または FFFFh とは異なるアドレス 2048 (8 ビットの場合) または 1024 (16 ビットの場合) の列にデータがあることを保証します。。無効ブロックの情報も消去できるため、多くの場合、不良ブロックのアドレスを消去しても復元できません。したがって、システムには、消去から保護され、不良ブロックに関する初期情報に基づいて、無効なブロックのテーブルを作成できるアルゴリズムが必要です。

メモリアレイをクリアした後、これらのブロックのアドレスがこのテーブルから再度読み込まれます。無効なブロックに関する元の情報を意図的に消去することは、システム全体の誤動作につながるため、禁止されています。

時間の経過とともに無効なブロックの数が増加する可能性があるため、無効なブロックのアドレスをバックアップの無効なブロックテーブルのデータと照合して、実際のメモリ容量を定期的に確認する必要があります。高いフォールトトレランスを必要とするシステムでは、結果を実際のデータと比較してメモリアレイをブロックごとに再書き込みできるようにし、誤った情報のブロックを迅速に特定して置換することをお勧めします。検出された無効なブロックからのデータは、配列の隣接ブロックに影響を与えることなく、ブロックのサイズに対応するサイズの組み込みバッファーを使用して、別の通常の空のブロックに転送されます。このため、ブロック単位で書き換えるためのコマンドが用意されています。

出版物: cxem.net

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