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無線電子工学および電気工学の百科事典 XILINX の最新 FPGA: VIRTEX シリーズ。 参照データ
2014年、アメリカのザイリンクスは30周年を迎えました。 すでにその存在の初期段階で、1984年に、同社は新しいタイプの論理回路、つまりユーザーが再プログラム可能な基本マトリックス結晶（フィールドプログラマブルゲートアレイ、またはFPGA）を提案しました。 ICは、電子設計者に標準の基本的なマトリックス結晶の利点を提供すると同時に、現場でのICの設計、構成、デバッグ、バグ修正、および再構成を可能にします。 その結果、デバイスの柔軟性が向上し、完成品の市場投入までの時間が大幅に短縮されました。 これまでのザイリンクスの成果は何ですか？ 導入 現在、ザイリンクスはいくつかのシリーズの FPGA をリリースしています。 これらは、FPGA (ユーザーが再プログラム可能な基本的なマトリックス クリスタル) と CPLD (Complex Programmable Logic Devices) (複雑なプログラマブル ロジック デバイス) に分けられます。 各シリーズ - 容量、速度、およびパッケージ タイプが異なる超小型回路を順番に含む、2004 つから複数のファミリーまで (図を参照)。 ザイリンクス FPGA の主な機能 (XNUMX 年初頭時点): •大量のリソース：チップあたり10万を超えるシステムゲート。
ザイリンクスは、次のXNUMX種類のメモリに基づいてFPGAを製造しています。 • SRAM (FPGA タイプ)。 この場合、回路構成は内部の「シャドウ」RAM に保存され、初期化は外部メモリ アレイから実行されます。 コンフィギュレーション シーケンス (ビットストリーム) は、システム内の FPGA に直接ロードでき、何度でもリロードできます。 FPGA の初期化は、電源電圧が印加されるか、特別な信号によって強制されると、外部ブート ROM から自動的に実行されます。 初期化プロセスには 20 ～ 200 ミリ秒かかり、その間、FPGA ピンは高抵抗状態になります (論理ユニットにプルアップされます)。 このタイプの FPGA には、Virtex、Spartan シリーズのマイクロ回路が含まれています。
デバッグフェーズでは、MultiPROデスクトップツール、パラレルケーブルIV、およびMultiLinxケーブルのXNUMX種類のケーブルを使用して、コンピューターから構成をダウンロードできます。 すべてのケーブルは、JTAGポートなしのCPLDチッププログラミングをサポートしています。 ケーブルを選択するときは、以下に示すように、ケーブルの特性を考慮する必要があります。 MultiPRO デスクトップ ツール PCパラレルポートに接続し、すべてのザイリンクスFPGAのインシステムプログラミング/コンフィギュレーション、およびCoolRunner-llファミリFPGAとXC18V00およびPlatformFlashシリーズPROMのオフラインプログラミングをサポートします。 同時に、プログラマー自体とダウンロードケーブルの両方のXNUMXつのセットに存在することで、デバッグとプログラミングのためのツールセットのコストを削減することができました。 パラレルケーブル IV PC パラレル ポートに接続し、FPGA ブートと CPLD プログラミングをサポートし、JTAG ポート経由でコンフィギュレーション リードバックを行います。 電源電圧は、外部 5 V 電源から供給されます。 ケーブルの配送には、コンピューターのPS / 2ポートからケーブルに電圧を供給するように設計されたアダプターが含まれています。 MultiLinxケーブル PC またはワークステーションの RS-232 ポート、および PC の USB ポートに接続します。 電源電圧 (5; 3,3; 2,5 V) はボードから供給されます。
ザイリンクスは、リリースされた FPGA に基づいてプロジェクトを実装できる完全なソフトウェア セットを提供します。 このソフトウェアには、回路図とテキスト入力、VHDL/Verilog 合成、機能シミュレーション、結晶トレーサ、ポストトレース シミュレーションなどが含まれています。 さらに、ザイリンクスは、FPGA ベースのデバイスを設計するときにライブラリ要素として使用できる特殊なモジュール、いわゆる論理コアを開発しています。 最新のザイリンクスマイクロサーキットの簡単な分類 現在のところ、次のザイリンクス FPGA が最も有望です。 •FPGAシリーズVirtex;
現在新しい開発で製造されている他のザイリンクスFPGAシリーズの使用はお勧めしません。 したがって、それらについては考慮しません。 VIRTEXシリーズ FPGAシリーズには、Virtex、Virtex-E、Virtex-ll、Virtex-llProの1998つのファミリが含まれています。 XNUMX年後半にリリースされたVirtexシリーズは、高性能システム設計の課題を解決するための強力な機能セットを備えた従来のFPGAタイプのFPGAを拡張しました。 このシリーズのFPGAチップは、プログラム可能なI / Oブロック（入出力ブロック-SE）に囲まれた構成可能なロジックブロック（構成可能なロジックブロック-CLB）のマトリックスで構成される柔軟なアーキテクチャを特徴としています。 高速演算用の専用オーバードライブロジック、専用乗算器サポート、高入力機能用のカスケード可能チェーン、同期/非同期リセットおよびセットを備えた複数のクロック対応レジスタ/ラッチ、内部トライステートバスは速度とロジックパッキング密度のバランスを取ります。 シリーズのマイクロ回路のメモリ要素の階層システムには、4ビットRAMまたは16ビットシフトレジスタとして構成された16入力ルックアップテーブル（0,22-LUT - ルックアップテーブル）に基づく分散メモリが含まれます。 内蔵ブロック メモリ (各ブロックは同期デュアル ポート RAM として構成) および外部メモリ モジュールへのインターフェイス。 シリーズの FPGA はほとんどの I/O 規格 (SelectIO™ テクノロジ) をサポートし、新しいファミリの FPGA は差動信号伝送規格 (LVDS (Low-Voltage Differential Signaling)、BLVDS (Bus LVDS)、LVPECL (Low-Voltage Positive Emitter-)) をサポートします。結合論理）。 高速なタイミング制御回路を内蔵しています。 設計は、PC またはワークステーションで実行される ISE (統合ソフトウェア環境) ソフトウェア パッケージ (ISE BaseX、ISE Foundation、ISE Alliance) を使用して実行されます。 Virtex シリーズのチップは、0,15 ～ 100 ミクロンのトポロジー基準と多層メタライゼーションで製造されています。 シリーズのすべての超小型回路は、XNUMX% 工場でテスト済みです。 Virtexシリーズに含まれるマイクロサーキットの主なファミリーを詳しく見てみましょう。 Virtex ファミリー -1984年にこのタイプの最初のFPGAがリリースされた後の第XNUMX世代のFPGAチップ。 このファミリのFPGAマイクロ回路により、通常のロジック機能だけでなく、個別の専用製品によって実行される操作も実装できるようになりました。 Virtexファミリの登場により、FPGAは相互接続ロジック回路のカテゴリからデジタルシステムの中心として機能するプログラマブルデバイスのカテゴリに移行しました。 FPGA の Virtex ファミリの主な機能は次のとおりです。高性能 (最大 200 MHz)、大容量の論理容量 (50 万から 1 万のシステム ゲート)、コア電源電圧 2,5 V、66 MHz PCI バスとの互換性、 Compact PCI の「ホットスワップ」機能 (表 1)。 このファミリ チップは、LVTTL、LVCMOS16、PCI2、PCI33、GTL/GTL+、SSTL、HSTL、AGP、および CTT を含む 66 の高性能 I/O 規格をサポートし、KZBTRAM デバイスへの直接接続もサポートします。 内蔵クロック制御回路には、24 つの内蔵 DLL-Delay-Locked Loop モジュールと、エッジ時間の短い 4 つの広域クロック分配ネットワークと 128 のローカル クロック ネットワークが含まれます。 オンボード メモリの各ブロックは、同期デュアル ポート XNUMXKb RAM (最大合計容量 XNUMXKb) として構成されます。 表1.Virtexファミリーのマイクロ回路のパラメーター
このファミリのマイクロ回路は、0,22層メタライゼーションを備えたXNUMXミクロンのCMOSテクノロジに従って製造されています。 Virtex-E ファミリは、1999 年 320 月にすでにリリースされており、その特性と特性は特殊な ASIC に匹敵します。 このファミリの FPGA チップは、データ交換およびデジタル信号処理システム用に設計されています。 最初のファミリの超小型回路と比較して、それらはより高いパフォーマンス (最大 2 MHz のシステム周波数) とより大きな論理容量 (2 万を超えるシステム ゲート、表 32) によって特徴付けられます。 以前のファミリと同様に、SelectIO™ テクノロジは、差動伝送規格 (LVDS、BLVDS、LVPECL) を初めて含む、複数の I/O 規格をサポートします。 このファミリのチップは、64/33 ビット、66/1,8 MHz PCI をサポートしています。 コア電源電圧は 8,75 V です。階層型 1120 レベル メモリ システムは、以前のファミリと同じ構造です。 ただし、ブロック メモリの最大容量は 200 倍 (最大 200 kbit) 増加します。 XNUMXMHz ZBTSRAM や XNUMXMbps DDR SDRAM などの外部高性能 RAM への高速インターフェイスもあります。
したがって、このファミリのマイクロ回路では、Virtex と比較して、次のことが増加します。 • 同等の論理容量 (XNUMX 倍)。
表2.Virtex-Eファミリのチップパラメータ
多くの高性能ネットワークおよびイメージング システムは、大量の RAM を必要とします。 これに応えて、ザイリンクスは 2000 年初頭に Virtex-E ファミリの大容量メモリ バージョンである Virtex-EM (XCV504E および XCV812E) をリリースしました。 表3.Virtex-EMファミリのブロックメモリ容量が増加したマイクロチップのパラメータ
これらのマイクロ回路は、伝送速度 160 Gbit/s のスイッチング システムを構築するための効率的で信頼性の高いプラットフォームです (表 3)。 1ポートブロックメモリのサイズをXNUMXMビットに拡大し、銅技術を使用したXNUMX層メタライゼーションのXNUMX層（上部およびクロック信号分配）を使用することにより、高スループットを実現しました。 Virtex II ファミリ FPGAプラットフォームを形成するための新しいイデオロギーを実装します。これにより、FPGAをデジタルデバイスの主要コンポーネントにすることができます。 Virtex-llファミリの8つのチップで、最大11万のシステムゲートの論理容量を持つ複雑なデジタルシステムを作成できます。 同時に、同じ機能のカスタムメイドの集積回路と比較して、開発時間が大幅に短縮されます。 Virtex-llファミリには、論理容量が異なる4個のマイクロ回路が含まれています（表XNUMX）。 表 4. Virtex-II ファミリの FPGA の主なパラメータ
このファミリは、データ通信デバイスやデジタル信号処理デバイスなど、幅広いクラスの低集積および高集積の高性能システムの設計に適しています。 Virtex-II ファミリのチップは、テレコミュニケーション、ネットワーク システム、ワイヤレス通信、PCI、LVDS、および DDR とのインターフェイスを使用したデジタル信号処理の分野で完全なソリューションを実装します。 このようなソリューションの例として、PowerPC 405 および MicroBlaze プロセッサの実装があります。 0,12 ～ 0,15 ミクロンのトポロジカル ノルムと XNUMX 層のメタライゼーションを備えた超小型回路の製造に使用される CMOS テクノロジにより、高速で低消費電力のプロジェクトを実装できます。 Virtex-llファミリのマイクロ回路の論理容量は、チップ上の40万から8万のシステムゲートであり、内部クロック周波数は400 MHzを超え、データ交換レートは840つの入出力ピンあたり1,5Mbpsを超えます。 分散メモリの量は18メガビットに達し、それぞれ3キロビットの容量を持つデュアルポートRAMのブロックに実装された内蔵メモリはXNUMXメガビットです。 DDR-SDRAM、QDR™-SRAM、SigmaRAMなどの外部メモリモジュールへのインターフェイスが提供されます。 ファミリマイクロ回路には、18x18ビットの乗算器ブロック、クロックイネーブルおよび同期/非同期リセットおよびセットを備えた最大93184レジスタ/ラッチ、および93184関数発生器（4-LUT）が含まれています。 タイミング制御は、最大12個のタイミング制御モジュール（DCM）と16個のグローバルクロックマルチプレクサによって提供されます。 クロックエッジの微調整、周波数乗算、周波数分割、高分解能位相シフト、およびEMI保護を提供します。 使用されているアクティブ インターコネクト テクノロジにより、出力ファンアウト ファクターに依存しない予測可能な遅延を備えた第 XNUMX 世代のセグメント化された配線構造を実現できます。 最大 1108 個のユーザー プログラム可能な I/O ブロック、19 個の単極および 840 個の差動 I/O 規格がほとんどのデジタル信号規格をサポートします。 組み込みのダブル データ レート入力および出力レジスタは、2 Mbps で LVDS シグナリングを提供します。 プログラム可能な電流容量 - 出力あたり 24 ～ XNUMX mA。 各 I/O ブロックのインピーダンスはプログラム可能です。 Virtex-ll チップは、PCI-133/66/33 MHz バスと互換性があります。 1532 つの設定読み込みモードがあります。 構成シーケンスの暗号化は TRIPLE DES 規格に従って実行され、構成サポート - IEEE 1,5 規格に従って実行されます。部分的な再構成が可能です。 プログラムされた信号規格に応じて、クリスタルコアの供給電圧は1,5 V、入出力ユニットは3,3〜XNUMX Vです。 チップは、0,15 µm (高速トランジスタのチャネル長は 0,12 µm) の設計基準と XNUMX 層のメタライゼーションを持つ CMOS テクノロジを使用して製造されます。 Virtex-II Pro ファミリ インテリジェントIPコアとカスタムのパラメーター化可能なモジュールに基づいてシステムを作成するように設計されています。 このファミリのマイクロ回路は、電気通信、無線通信、ネットワーキング、ビデオ、およびデジタル信号処理の分野で完全なソリューションを実装するために最適化されています。 チップアーキテクチャは、RocketIOマルチビットトランシーバとPowerPCプロセッサコアを初めて備えています。 これらは、0,13ミクロンのトポロジーノルムとXNUMX層の銅メタライゼーションを備えたCMOSテクノロジーを使用して製造されており、前のシリーズのチップと比較して、結晶のサイズと消費電力を削減することができました。 表5.Virtex-llProファミリのFPGAの主なパラメータ
Virtex-llおよびVirtex-llProマトリックスのアーキテクチャは同じです。 ほとんどの技術的特性も一致しています（表5）。 XNUMXつのファミリのチップの違いは次のとおりです。 • ペリフェラル電源電圧の下限値: 2,5 V 対 Virtex-ll シリーズの場合は 3,3 V。
Virtex-ll Pro シリーズは、RocketIO トランシーバと PPC405 プロセッサ コアを内蔵した最初の FPGA ファミリです。 RocketIO は、2 Mbps から 24 Gbps の帯域幅で 622 チャネルから 3,125 チャネルまでの接続をサポートする全二重シリアル トランシーバー (SERDES) です。 双方向データ転送速度 -120 GB/秒。 各チャネルでは、内部フィードバック ループが可能です。 トランシーバーには、組み込みのクロック生成および回復 (CDR)、文字の挿入/削除による周波数等化、プログラム可能なカンマ区切り、8、16、または 32 ビットの内部インターフェイス、8/10 ビットのエンコーダー、そしてデコーダー。 RocketIO は、ファイバー チャネル、ギガビット イーサネット、10 Gb Attachment Unit Interface (XAUI) 伝送プロトコル、およびブロードバンド トランシーバーと互換性があります。 ユーザー設定可能な内部受信機/送信機終端は 50/75 オームです。 2,5 レベルの出力差動電圧が提供され、XNUMX レベルのプリエンファシスが選択可能です。 トランシーバー供給電圧 XNUMX V。 PowerPC プロセッサ ユニットは、ハーバード アーキテクチャ、400 段のパイプライン データ伝送パス、およびハードウェア乗算/除算を備えた最大 32 MHz のクロック周波数を備えた組み込みコアです。 このブロックには、16 個の 64 ビット汎用レジスタ、それぞれ 1 Kb の容量を持つ連想双方向命令およびデータ キャッシュ、メモリ管理ブロック、16 入力変換ルック アサイド バッファ (TLB)、オンボード スペシャル キャッシュも含まれています。メモリーインターフェース。 ページ サイズは、0,9K から XNUMX Mbps までさまざまです。 内蔵タイマーがあります。 プロセッサ ユニットは、IBM CoreConnect バス アーキテクチャ、デバッグおよびトレース操作をサポートします。 その消費電力は低く、XNUMX mW/MHz です。 高度な産業技術に基づいた Virtex シリーズ FPGA は、高性能とコスト効率が特徴で、世界中の開発者が使用するプログラマブル ロジック回路の主要なタイプの 2002 つです。 100 年 XNUMX 月のリリース以来、ザイリンクスは Virtex-II Pro FPGA チップに基づく XNUMX 以上の PowerPC コアを出荷しています。 著者：M.クゼリン。 出版物: cxem.net
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