DPCD を使用した PLL に基づくシンセサイザーの計算。スキーム、説明

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DPCD を使用した PLL に基づくシンセサイザーの計算。無線エレクトロニクスと電気工学の百科事典

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この記事の目的は、シンセサイザーのマイクロ回路（KR1015XK2,3）の例を使用して、DPCDを備えたPLLに基づく周波数シンセサイザーの分周比と周波数比の計算を、最も単純で大多数が最もアクセスしやすいものとして示すことです。アマチュア無線の。

この記事では、周波数シンセサイザ回路を提案していませんが、分周係数と周波数比を計算するだけです。提示された汎用シンセサイザー制御回路は、シリアルデータ入力を備えたシンセサイザーマイクロ回路 (KR1015XK2,3 など [8]) を対象としています。他のタイプのシンセサイザーマイクロ回路は、より便利なインターフェイスを備えており、実際には追加の「ボディキット」を必要としません (NJ8820 マイクロ回路 [2、3])。したがって、シンセサイザーのブロック図のみが示され、それでもすべてではありません。さらに、その主要部分 (VD と LPF を除く) は、通常、周波数シンセサイザ (たとえば、KR1015XK2,3; NJ8820 など [8]) のマイクロ回路に含まれています。

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シンセサイザー[1]のブロック図を図1に示します。ここでは、次の指定が受け入れられます。

VD-外部仕切り;
DPKD-可変除算比の除算器。
PS-吸収カウンター;
PD - 位相弁別器;
OD-基準分周器;
LPF - ローパスフィルター;
VCOは電圧制御発振器です。

シンセサイザーの制御コードを図 2 に示します。

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シンセサイザーの主な周波数比:

- dF - 最小周波数グリッドステップ。

--dF = N * Fo、

ここで、N は VD の分割係数が変化する整数です。

- Fo - FD の基準周波数。

- FBX - 合成周波数

フィン\uXNUMXdFo * K * Kdpkd + Fo * N * Kps、

ここで、KはVDの分割係数（Kvd）です。

除算係数の計算余りのない整数。

PSKpsの分割係数\uXNUMXd（Fin /（Fo * K）-Kdpkd）/（N * Fo）、つまり効率を計算するときの除算の余りを、最小周波数グリッドステップで割ったもの。

分割係数 OD コード = Fkv / Fo、つまり基準水晶の周波数を PD の基準周波数で割った値。

シンセサイザーの種類によっては、OD 分周比が固定されているものがあります (KR1015HKZ は Code=1024; 2560; 5120 です)。

シンセサイザーの計算例

1.初期データ：

-シンセサイザー-マイクロサーキットKR1015HKZ（Kdpkd <4095、コード5120、2560,1024; Fmax <10MHz）。

-外部ディバイダーK1507IE1（Kvd 10 / 11,20 / 22,40 / 44）;

- フィン = 135000 kHz;

-dF=25kHz。

2. FinとFmaxに基づいて、Kdel20/22を選択します。 Kvd = 20、N=2。

次に、Fo を dF/N=25/2= 12,5 kHz として計算します。

Code=1024 の場合、Fkv=12,5*1024=12800 kHz とします。

Kdel 40/44 を使用すると、Fo=6,25 kHz になり、Code=1024 で Fkv=6,25*1024=6400 kHz になります。

ここで、dFdpkd (DPKD コード単位あたりの周波数ステップ) を FoKvd=b,25*40=250 と定義しましょう。

次に、DPKD コードと PS コードを計算できます。

コードDPKD=Fin /（dFdpkd == 135000/250 =540。余りはゼロなので、コードPS=0です。

135050 kHz の周波数の場合、剰余 = 50 であるため、コード PS=50/25=2 です。

3.計算するときは、次の制限を考慮する必要があります。

- 最小および最大の DPKD コード (選択したシンセサイザーの種類によって決まります);

-最大PSコードは>Kvdである必要があります。

- 信号および基準発振器入力の最大周波数。

ユニバーサルシンセサイザー制御回路

このバージョンの方式は、VHF FM 帯域 145 MHz、80 のメインチャネルと 80 の追加チャネル用に設計されています。

このスキームは、XNUMXつの主要な（独立した）ノードで構成されています。

- シンセサイザーのコードを生成して入力するためのスキーム。

- チャネル番号と表示を生成するためのスキーム。

コードを生成して入力するための回路（図3）は、KR1015XK3タイプのシンセサイザー、またはシリアル形式（最大32ビット）でコードを入力するその他のシンセサイザー用に設計されています。上記のバリアントは2桁のコード用に設計されています。コード容量を変更するには、カウンタDXNUMXのK再計算を変更する必要があります。シンセサイザーに入力された周波数のコードはROMに記録されます。 ROMファームウェアの構成方法は以下のとおりです。

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スキームには次のノードが含まれます。

-ジェネレーターとカウンターディバイダーを20で除算します（D1.1、D1.2、D2、VD1、VD2）;

- 起動およびバインド方式 (D3、D1.5);

-シンセサイザー（D5、D6、D1.3、D1.4、D4、VT1）のコードを生成して信号を記録するためのスキーム。

回路はSTARTパルスによって開始されます。バインディング回路は、カウントイネーブルパルスＤ２を生成し、ジェネレータパルスＤ１、Ｄ２の前縁に結び付けられたＤ５に電力を供給する。 2パルスをカウントした後、トリガー回路は元の状態に戻り、D5から電源が切断されます。データはD1出力から出力され、シンセサイザーへのデータ入力クロックはD2出力から出力され、シンセサイザーPDCAへのコード書き込み信号は出力20 D5から出力されます（常にハイレベルになる可能性があります）。

ユニバーサルシンセサイザー制御回路の動作

1. 選択したチャネルのコードが設定されます (ピン 1 ～ 6,23、22,19D5 の TTL レベル)。

2. START 信号 (正のパルス) で、トリガ D1 が "3.1" に設定されます。

3. D 1.1、D 1.2 で発生器によって生成されたクロックの正のエッジは、D1 をトリガーする「3.2」に設定されます。ピン 12 D3.2 からの低レベル信号により、カウンター (係数 20) が D2.1、D2.2 で動作し、ピン 13 D3.2 からの高レベル信号により、シンセサイザーへのクロック記録の出力が可能になります。 D4 を介して電力が供給され、D5 と VT1.5 を使用して ROM D1 に電力が供給されます。シンセサイザ選択入力 (REC) にもハイレベル信号が形成されます。

4.シンセサイザーに入力されたデータは、D6マルチプレクサーを使用してシリアルコードに変換されます。

データ記録クロックパルスは、要素Ｄ１．３、Ｄ１．４、Ｃ２、Ｃ３、Ｒ４によって発生器パルスＤ１．１、Ｄ１．２から形成される。発生器のクロックパルスが遅延され、その後、その立ち上がりエッジから短いパルスが形成されます。したがって、書き込みクロックは常に対応するデータビットに正確に落ちます。

6.カウンタが20パルスをカウントした後、ピン11D2.2および5D2.1に高レベル信号が表示され、ピン4D3.1および10D3.2に高レベル信号が表示されます。トリガーD3.1、D3.2は初期状態に設定されます。このようにして、カウンタはカウントを停止し、ROMから電力が除去され、シンセサイザーへの書き込みクロックの供給が停止し、シンセサイザー選択信号（REC）がローになり、入力されたデータがシンセサイザーカウンターに入力されます。

7. コードを変更した後、START 信号を送信する必要があり、新しいコード値がシンセサイザに入力されます。

8.回路は、3〜15Vの電圧で給電できるCMOSマイクロ回路上に構築されています。ROMは5Vで給電されるため、電源電圧に応じて抵抗R6を選択する必要があります。 ROMに適用され、5 ...5,5Vを超えない

9.シンセサイザーには通常、制御入力用のTTLレベルがあるため、シンセサイザーに供給される信号のレベルクランプ回路をオンにする必要がある場合もあることも考慮に入れる必要があります。レベル固定回路-信号回路に直列に接続された抵抗（1 ... 5 kOhm）と、カソードによってシンセサイザー電源回路に接続されたダイオード。

10.上記の調整スキームは必要ありません。発電機の周波数は、示された定格（約100 kHz）では重要ではありません。

チャネル番号と表示を生成するためのスキーム

回路（図4）には、チャネル番号（D5、D6）のBCDカウンタが含まれており、チャネル番号（D7、D8、HL1、HL2）を示し、ROMをアドレス指定するために使用されます。この方式で実装できる最大チャネル数は 99 です (上記の方式では、最大チャネル数は 80 です)。

図4。チャネル番号の形成と表示方式 (クリックして拡大)

カウンターがオンになってオーバーフローすると、回路は40番目のチャネルに設定されます（カウンターD3、D5の入力SO ... S6をはんだ付けすることで設定できます）。

ボタン S1、S2 はチャンネル番号を増減します。 S3 ボタンは、シンセサイザーコードを変更するように設計されています。たとえば、リピーターモードで送信周波数を 600 kHz 下げることができます。要素D1.5、D1.6、D2.6、D4では、カウンターインストールスキームが作成されます。 C8...C11、VD4...VD7、R14...R18 には、シンセサイザコード入力回路の START 信号発生回路が作られています。図からわかるように、START 信号は次の場合に生成されます。

- チャンネル番号の変更 (ボタン S1、S2 による);

-コードの変更（S3ボタンを押して放すことによる）;

- 電源がオンになっているとき (要素 D1.5.D1.6)。

START 信号発生回路図 5 に START 信号発生回路の変形例を示します。チャネル番号を生成する電子回路の代わりに PP8-1 タイプなどのコーディングスイッチを使用する場合に便利です。この回路は実際には、DPCD のコード書き込みパルスの位相をシンセサイザー基準周波数の位相にリンクするための回路であり、定数コードを書き込むときにシンセサイザー位相弁別器の出力での不一致パルスの出現を排除します。 DPCDで。

DPCDを備えたPLLに基づくシンセサイザーの計算

START信号生成回路の動作（図5）

ジェネレータパルスのポジティブエッジから、短い正の START パルスが形成され、シンセサイザ制御回路に供給されます。ジェネレータパルスのネガティブエッジから、トリガの「1」に設定するインパルスが形成されます。シンセサイザの基準周波数信号 (ピン 14 KR1015HKZ) のポジティブエッジにより、トリガが "0" にリセットされます。トリガーの出力からの信号 (ネガティブドロップ) は、シンセサイザーに入力された情報をそのカウンターに入力します。したがって、情報の記録はシンセサイザの基準周波数に時間制限され、シンセサイザの位相検出器の出力での不一致パルスの出現と、PLL リングでの周波数の突き出しが排除されます。

オシレータの周波数は、チャネルの変更に対する回路の応答速度 (1...10 Hz) に基づいて選択する必要があります。

シンセサイザーからの信号のレベルが高い（約5 V）ことを考慮に入れる必要があります。したがって、回路は9 V以下の電源電圧で動作します。それ以外の場合は、出力にレベルクランプ回路を取り付ける必要があります。。このスキームは、要素の評価にとって重要ではなく、構成を必要としません。

著者: S. Gurov、サンクトペテルブルク。出版物: N. ボルシャコフ、rf.atnn.ru

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