デジタルパワーレギュレーター。スキーム、説明

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デジタルパワーレギュレーター。無線エレクトロニクスと電気工学の百科事典

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このデバイスは、三相電気および熱設備における相電力制御を目的としています。許容負荷電力は主にレギュレータのスイッチング素子の電力に依存します。同様に成功しており、単相ネットワークだけでなく、より低い電力負荷でも動作できます。このレギュレーターの特徴は、制御角度値をデジタルで設定できることです。言い換えれば、負荷電力はマイクロプロセッサによって制御できます。

レギュレータは、スイッチング素子（対称サイリスタ）を使用したパルス制御方式を使用します。位相調整時間は、制御ユニットのカウンタのビット数と主電源電圧の周期を決定します。三相バージョンのレギュレータのブロック図を図 1 に示します。

Pic.1

制御マイクロプロセッサからのデジタル制御コードは、5 つの同一の制御ノード (チャネル A、B、C) の入力に供給されます。各チャネルの動作に必要な位相情報は、三相負荷電源ネットワークから得られます。各チャネルは、独自のトライアックの制御信号を生成します。 XNUMX V の安定化電圧の別の電源がチャネル回路に電力を供給するために使用されます。

チャネルの 2 つの概略図を図 1 に示します。抵抗器 R1 を介した正弦波相電圧は、デュアルフォトカプラ UXNUMX で作られた同期ユニットに供給されます。

図2（クリックすると拡大）

正の半波では、フォトカプラ U1.1 の LED に電流が流れ、このフォトカプラのトランジスタが開いているため、論理要素 DD1.1 の入力での信号レベルは低くなります。負の半波では、フォトカプラトランジスタ U1.2 が開き、素子 DD1.1 の入力も Low になります。

しかし、主電源電圧がゼロを通過する瞬間、両方の LED がオフになり、フォトカプラのトランジスタが閉じ、DD1.1 素子の入力に短期間レベル 1 が表示されます。この素子の出力では、方形同期パルスは、相電源電圧がゼロの瞬間に形成されます。

同期パルスは、PE カウンタ DD2 の書き込みイネーブル入力、要素 DD3.1、DD3.2 に組み立てられた RS トリガの入力の 1.3 つ、およびパルス発生器の制御入力 (いずれかの入力) に同時に供給されます。要素 DD2 の入力)。低レベル電圧がカウンタ DD1 の PE 入力に到達すると、クロック入力の信号に関係なく、カウンタのパラレル入力 D4 ～ DXNUMX に以前に記録されたコードがロードされます。つまり、パラレルロード動作は非同期です。

出力 >=15 の初期位置では、カウンタはハイレベルになります。カウントが最大値に達すると、カウンタの +1 入力に次の負のクロックエッジが到着すると、その出力にレベル 0 が表示され、RS トリガの入力でローレベルのパルスが受信されます。 DD3.1、DD3.2: 論理要素 DD1.1 からのクロックパルス、およびカウンタ DD2 の出力パルス。クロックパルスに対して、パラレル入力 D1 ～ D4 のデジタルコードによって決定される時間だけシフトされます。カウンタ。

RS トリガの出力にハイレベル信号が現れ、発生器パルスが整合素子 DD4.1 の出力に通過できるようになります。この要素は短パルスのパケットを形成し、パルス変圧器 T1 を介してチャネルトライアックの制御遷移に入り、チャネルトライアックを開きます。パルストランスにより、チャネル回路をネットワークから電気的に絶縁できます。

5 V の安定化電圧源から 100 つのチャネルすべてで消費される電流は約 XNUMX mA です。

パルス発生器は論理要素 DD1.2 ～ DD1.4 で作成されます。発生器パルスの周波数 fg は、fg=2Fc(2n-1), Hz の依存性に従って選択されます。ここで、Fc は供給ネットワークの周波数 Hz、Fc は供給ネットワークの周波数 Hz です。 n はカウンタの桁数です。検討中のケースでは、fg=2*50*(24-1)=1500 Hz となります。

パルストランス T1 は直列 MIT-4 で、それぞれ 100 ターンの同一の巻線が XNUMX つあります。

電力レギュレータの設定には、必要な発電機周波数の設定が含まれます。

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